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                            FPGA的60W~72W高密度电源的电气性能、热性能?#23433;?#23616;设计之深入分析

                            —— In-Depth Analysis of Electrical, Thermal Performance and Layout Design of a 60W-72W High-Density Power Supply for FPGAs
                            作者:Alan Chern Afshin Odabaee 凌力尔特公司时间:2011-02-21来源:电子产品世界收藏
                                    调节低 Vt 和极快的大电流 I/O 电压

                              在基于 FPGA 的应用中,快速 I/O 节点往往具有最高的功率需求。可产生几十安培负载的 1.8V 和 2.5V I/O 电压很常见。高端?#20302;?#38656;要 40A 至 80A 的 I/O 设计。

                            本文引用地址:http://www.uavs.tw/article/117025.htm

                              由于电路板设计的数理逻辑原因,在布设 稳压器时必须使之与其负载相隔一定的距离,并需要在其输出与稳压点之间排布一根很长的印刷电路板 (PCB) 走线。当负载电流很大?#20445;琍CB 走线将产生一个电压误差,该误差等于负载电流值 (I) 与走线阻抗 (R) 的乘积。由于负载电压日趋下降以及负载电流不?#26174;?#21152;,这个 I×R 电压误差越来越成问题了。例如;对于一个 3.3V 电压轨,200mV 的 I×R 压降产生 6% 的误差,而对于一个 1.2V 电压轨则产生 17% 误差。因此,尽管 稳压器可被设定用于调节一个 1.2V 输出,但由于 IxR 电压降的原因负载将仅获得 1.0V 电压。

                              在当今的 90nm 和 65nm 工艺中,FPGA 的 Vt 和性能取决于电源轨的精度,因此 17% 的误差会轻而易举地造成性能劣化。?#28909;紓?00mV 的Vt 差异有可能使漏电流产生 10 倍或更大的变化。

                              标准的 稳压器可提供精准的稳压,但唯一的条件是负载必须非常靠近其输出。它不能补偿 IxR 电压降。误差校正必须借助一个远端检测放大器来处理。利用负载的差分远端采样能够实现最为严密的稳压,这种采样方式需要一个精准运算放大器和精准电阻器。理想的稳压器应直接在负载上提供优于 ±1.5% 的稳压准确度,即使在 -40°C 至 85°C 的温度范围内也不例外。对于一个 3.3V 电压轨而言,由于数字 IC 能够容许 ±0.5V 的偏差,因此这种准确度或许并不那么重要,但具有 1.8V、1.0V 或 0.9V 电压轨的 90nm 或 65nm 器件将需要较高的准确度。

                              一旦用户设定了稳压器的输出电压,差分远端采样功能电路将通过补偿 PCB 走线上的任何 IxR 电压降 (针对一个很宽的负载电流范围) 来自动调节负载点上的稳定电压。因此,当?#20302;?#22788;于待机模式或全速模式 (此时负载电流和 IxR 电压降为其峰值) ?#20445;?#31283;压精度非常之高。

                              降低电压纹波噪声和电容器要求

                              在非便携式应用中,由于对电压降和电流的要求有所提高,因此在选择 DC/DC 稳压器的过程中热耗散和工作效率成为了更加重要的因素。在便携式应用中,虽然每个电压轨的负载电流较小,但在节省电池能量和简化便携式产品的热管理方面,工作和待机效率仍然起着重要的作用。

                              不管在便携式还是非便携式应用中,开关模式 DC/DC 稳压器都提供了比线性稳压器性能更高的解决方案,对于高功率要求而言尤其如此。例如:开关模式稳压器能够以 90% 的效率从一个 3.3V 输入电源提供 1.2V/5A 输出,而线性稳压器的效率则只有 36%;此外,开关模式稳压器的功耗为 0.7W,而线性稳压器则达到了 10.5W 之多。

                              另一方面,由于其固有的开关操作的原因,开关模式稳压器会引发开关噪声和较高的输出纹波噪声 (输出电压峰至峰纹波)。不幸的是,新型 FPGA 的较低电压轨及较快 I/O 信号更加严密的眼图对电源“噪声”的容忍度较低。为了减轻纹波噪声,可给电路增添更多的输入和输出电容器以衰减峰至峰纹波电压。然而,衰减开关噪声更具挑战性。一种可以接受的方法是使 DC/DC 稳压器的工作频率同步至一个外部时钟,从而强制稳压器在某个设定的频率范围之内运作,而该频率范围是以稳压器对?#20302;?#20854;他噪声敏感型部件的干扰最小为依据来选择的。当把几个开关模式稳压器全部同步至一个对于?#20302;?#20854;余部分很安全的时钟频率?#20445;?#36825;?#22336;?#27861;特别有效。

                              这些方法有助于设计噪声较低的开关模式负载点稳压器;然而,如果 DC/DC 稳压器的设计从一开始就采用了正确的架构、功能部件和布局,就能够极大地减少噪声问题。此类稳压器最大限度地降低了其自身对于电容器、滤波和 EMI (电磁干扰) 屏蔽处理的依赖。


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